【经验分享】调试FPGA跨时钟域信号的经验总结
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上传者：来自远方
时间：2022-11-17 09:25:35
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跨时钟域信号的约束写法
问题一：没有对设计进行全面的约束导致综合结果异常，比如没有设置异步时钟分组，综合器对异步
时钟路径进行静态时序分析导致误报时序违例。
约束文件包括三类，建议用户应该将这三类约束文件分开写在三个 xdc/sdc 文件中。
第一类是物理约束，它主要对设计顶层的输入输出引脚的分配约束、电平标准的约束，如下图所示：
在 quartus 环境下，对 pcie_rstn 和 pcie_refclk 的电平标准和管脚进行了约束。
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