边缘计算_问答_易百纳技术社区-AI视觉聚合服务平台

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边缘计算

主题685

边缘计算起源于传媒领域，是指在靠近物或数据源头的一侧，采用网络、计算、存储、应用核心能力为一体的开放平台，就近提供最近端服务。其应用程序在边缘侧发起，产生更快的网络服务响应，满足行业在实时业务、应用智能、安全与隐私保护等方面的基本需求。

云计算节点大数据 AR VR MEC FPGA GPU DPDK Virtio

如何用verilog设计出在一个时钟周期内完成16*16位有符号数输入的乘法器
Xilinx FPGA

lesd 发布于2018年12月19日
jgbl 回复于2018-12-19 10:07:22

1 2.9k
哪位大神知道怎么用FPGA驱动AD9910生成正弦波
Xilinx FPGA

siib 发布于2018年12月19日

0 2.1k
小白安装ISE软件时这样，求大神解答，十分感谢
Xilinx FPGA

sedo 发布于2018年12月19日
siib 回复于2018-12-19 10:00:35

1 2.2k
求问大神，fpga实现千兆以太网的问题
Xilinx FPGA

LEXE 发布于2018年12月19日

0 2.3k
请教一下如何在vivado hls中实现2D-FFT变换？
Xilinx FPGA

HXW 发布于2018年12月19日

0 2.4k
大佬们，编译停到这一直不走，有遇见过的吗？
Xilinx FPGA

donger205 发布于2018年12月18日
david 回复于2018-12-18 22:36:31

1 2.5k
各位，ddr仿真 DQ输出为x，这是什么原因啊？时序什么的看着也都对啊
Xilinx FPGA

走天涯hd 发布于2018年12月18日

0 2.6k
问个问题，为啥下边判断，要缓冲两个beginRotationRR和beginRotationR，是为了防止...
Xilinx FPGA

flyman46 发布于2018年12月18日
flyman46 回复于2018-12-18 17:26:10

8 2.5k
各位，往ddr 中写数据，现在仿真时，发现写入一个固定的数据，读出后数据怎么会发...
Xilinx FPGA

y130103 发布于2018年12月18日
wwwd2 回复于2018-12-18 17:16:22

2 2.6k
请问zedboard可以用来做cnn吗？
Xilinx FPGA

yesji 发布于2018年12月18日

0 2.8k
xilinx的串口初始化选哪个？在menuconfig的时候选哪个？
Xilinx FPGA

288HK 发布于2018年12月17日
jiangfy486 回复于2018-12-18 10:57:54

1 2.4k
请问A7可以通过串口烧程序吗？
Xilinx FPGA

jiangmeng8 发布于2018年12月17日

0 2.1k
ALTREA 的cpld，型号是EPM240，用的编译环境是Quartus，编程方式是原理图方式。现...
Xilinx FPGA

sailshadow 发布于2018年12月17日
efool 回复于2018-12-17 17:01:41

3 2.3k
各位，ddr4的仿真模型在哪可以生产，找到啊？
Xilinx FPGA

ns001x 发布于2018年12月17日

0 2.9k
请问大佬，我使用jtag口烧录到fpga是没问题的，但是烧录到qspi却烧不进去请问是什...
Xilinx FPGA

Alexia 发布于2018年12月17日
firstpic 回复于2018-12-17 16:53:22

1 2.4k
请问zynq7020的fpga部分和A35T是不是差不多啊？多了arm部分可是开发板价格没差多少
Xilinx FPGA

beegeen 发布于2018年12月17日

0 2k
我自己写了一个PL端的verilog，想连接AXI_HP来对DDR内存读写，请问我写的verilog到...
Xilinx FPGA

明熙发布于2018年12月17日
JXEV 回复于2018-12-17 16:48:23

5 2.5k
自定义的IP核，生成的目录怎么多出一个f_ 有知道的大佬帮忙解释一下么？
Xilinx FPGA

general 发布于2018年12月14日
general 回复于2018-12-14 16:22:04

2 2.4k
想请教一个问题，空白的工程怎样创建成这样？
Xilinx FPGA

zhcomk 发布于2018年12月14日

0 2.6k
各位大佬，ADC的数据时钟跟XILINX时钟有10ns的相位差，该怎么读AD的数据啊？
Xilinx FPGA

阿衰发布于2018年12月14日
efool 回复于2018-12-14 16:08:35

11 3.2k
各位，断电和reboot 的区别是啥？我的程序在SD卡启动，不断地reboot都没问题。但...
Xilinx FPGA

wwwd2 发布于2018年12月13日

0 2.8k
各位大佬，Spartan6-LX16有没有硬核的高速串并转换模块呢？
Xilinx FPGA

bmooe 发布于2018年12月13日
li00020 回复于2018-12-13 16:52:03

8 2.7k
请问有人知道BRAM怎么和FIR进行数据交互么？
Xilinx FPGA

南方雪发布于2018年12月13日

0 2.1k
我想问下，我的7020为什么只能收不能发？
Xilinx FPGA

y130103 发布于2018年12月12日

0 2.5k
各位，谁遇到过，之前在sdk下烧录程序都是ok，过几天显示发现，即使拿xilinx例子无...
Xilinx FPGA

xiangrilia 发布于2018年12月12日

0 2k
请问在哪能看到这个时钟给配置多大啊？
Xilinx FPGA

黄老麦发布于2018年12月12日
0WFA3 回复于2018-12-12 15:35:14

1 2.3k
EV系列的几个核可以单独跑么？一个跑系统，一个跑裸核，有没有哪位大神帮忙解答一...
Xilinx FPGA

yyyxxx0088 发布于2018年12月11日

0 1.9k
请问大佬们，这个没有报错，为啥综合不通过呢？
Xilinx FPGA

yesji 发布于2018年12月11日
hai 回复于2018-12-11 15:47:07

1 2.4k
请问大神，这种情况怎么解决啊？
Xilinx FPGA

sailshadow 发布于2018年12月11日
无法忘记回复于2018-12-11 15:44:26

1 2.3k
DDR3用AXI_HP接口去读写，那我要编写的一个IP核，怎么定制满足AXI_HP接口的读写。...
Xilinx FPGA

srici_yb 发布于2018年12月11日
hnt 回复于2018-12-11 15:40:36

1 2.6k
有大佬知道怎么用ps端配置pl端吗？求指教
Xilinx FPGA

hudiiii 发布于2018年12月11日

0 2.1k
社区大佬，7020要在Linux做fb，需要用哪个IP，video out 可以吗？
Xilinx FPGA

反恐精英发布于2018年12月11日

0 2.2k
大佬们，千兆网络的PHY芯片 rtl8211e和ksz9031，使用哪个好点？
Xilinx FPGA

wwmo 发布于2018年12月11日

0 3.4k
有人用过vivado的AXI Intc吗？做zynq 的中断
Xilinx FPGA

zzzzzx 发布于2018年12月10日

0 3k
请问下，DDR3 突发单位是bit还是byte？应该是数据总线的整数倍吧？
Xilinx FPGA

chivalry 发布于2018年12月10日

0 2.2k
请问一下，zynq如果需要用到两个定时器，在sdk中是不是要声明两个定时器实例啊？但...
Xilinx FPGA

acan6666 发布于2018年12月10日

0 2.5k
大神们，请问zedboard板子可以用USB供电么？
Xilinx FPGA

ww0705 发布于2018年12月07日

0 2.2k
在FPGA的设计中，多少频率是比较常用的时钟频率？
Xilinx FPGA

地狱天使sw 发布于2018年12月07日
地狱天使sw 回复于2018-12-07 16:45:53

3 2.5k
请问tesorflow可以放到pynq-z2上跑吗？
Xilinx FPGA

pat1110 发布于2018年12月07日
小小妹仔回复于2018-12-07 16:43:15

1 2.4k
各位请问这是什么问题啊？有没有人知道？
Xilinx FPGA

明熙发布于2018年12月07日
明熙回复于2018-12-07 16:41:31

2 2.4k

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