边缘计算_问答_易百纳技术社区-AI视觉聚合服务平台

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边缘计算

主题685

边缘计算起源于传媒领域，是指在靠近物或数据源头的一侧，采用网络、计算、存储、应用核心能力为一体的开放平台，就近提供最近端服务。其应用程序在边缘侧发起，产生更快的网络服务响应，满足行业在实时业务、应用智能、安全与隐私保护等方面的基本需求。

云计算节点大数据 AR VR MEC FPGA GPU DPDK Virtio

原理图上的Pmod口这里的P和N是啥意思？
Xilinx FPGA

yinfei103 发布于2019年01月04日
hxy9 回复于2019-01-04 16:13:04

4 5.1k
控制pl的ddr，mig发出的wready一直拉高是怎么回事？
Xilinx FPGA

zzzzzx 发布于2019年01月04日

0 2.3k
请问hls::video库和xfopencv库的区别是什么？
Xilinx FPGA

wwmo 发布于2019年01月04日

0 2.8k
有谁做过用DMA将以太网数据存储到DDR中么？
Xilinx FPGA

flyman46 发布于2019年01月04日

0 2.6k
quartus下面怎么检查tstbench语法错误
Xilinx FPGA

podaxwenh 发布于2019年01月04日
hai 回复于2019-01-04 16:03:26

1 2.3k
请问SD卡初始化时，还要注意哪些方面？
Xilinx FPGA

W3W5 发布于2019年01月03日
W3W5 回复于2019-01-03 17:18:56

7 2.5k
有没有在SDsoc下硬件功能加速下不能使用HLS::stream的情况
Xilinx FPGA

阿衰发布于2019年01月03日

0 2.3k
运行一个图像处理的程序，没有输出怎么回事？
Xilinx FPGA

zgdhappy 发布于2019年01月03日
zgdhappy 回复于2019-01-03 17:03:57

2 2.6k
SDK测试helle world工程run as的时候出现这个错误怎么回事？
Xilinx FPGA

Laken 发布于2019年01月03日

0 2.2k
一个时钟能不能通过一个pll后，再经过一个pll呀？
Xilinx FPGA

beegeen 发布于2019年01月03日
flyman46 回复于2019-01-03 16:47:55

3 2.7k
别人cadence画的图，转成AD之后，显示图在AD的边界外（无法正常显示）如何解决？
Xilinx FPGA

ww0705 发布于2018年12月30日

0 2k
怎么把文件里的图片数据导入vivado作为仿真时候的输入呢？
Xilinx FPGA

aaronliu 发布于2018年12月30日
aaronliu 回复于2018-12-30 13:33:49

1 3.6k
请问下PS给PL的时钟频率最高支持多少啊？
Xilinx FPGA

jiangmeng8 发布于2018年12月30日
jiangmeng8 回复于2018-12-30 13:30:45

2 3k
音频放大器是不是输入方波就可以发声？
Xilinx FPGA

sunack 发布于2018年12月30日

0 2.2k
问一下可不可以单独使用zynq的fpga这一块？
Xilinx FPGA

LighBlade 发布于2018年12月30日
LighBlade 回复于2018-12-30 13:23:10

5 3.6k
我选的 standalone , 这个意思是裸机程序吗?
Xilinx FPGA

valen2000 发布于2018年12月30日
valen2000 回复于2018-12-30 13:16:59

12 2.9k
有个警告信息，大家帮忙看看怎么改？
Xilinx FPGA

机遇发布于2018年12月30日
机遇回复于2018-12-30 12:43:10

2 2.4k
自己搭的硬件平台，FSBL是如何确认我用的是哪个SD卡以及对应的引脚的？
Xilinx FPGA

mk-999 发布于2018年12月29日
mk-999 回复于2018-12-29 16:32:04

4 2.2k
有没有用vivado 17.4跑过zed 的HDMI参考工程？
Xilinx FPGA

banxianyue 发布于2018年12月29日
banxianyue 回复于2018-12-29 16:16:46

2 2.6k
串口pc不识别 ft2232 应该下什么usb to uart 驱动？
Xilinx FPGA

明熙发布于2018年12月27日

0 2.4k
我下载的代码是VHDL和Verilog 混合的，请问可以在一个工程下编译么？
Xilinx FPGA

qyp1647 发布于2018年12月27日
ns001x 回复于2018-12-27 14:45:03

1 2.3k
把数据乒乓写入A和B两块，写A时读B，如果B还没读完能否开始写B？
Xilinx FPGA

wwwd2 发布于2018年12月27日
hxy9 回复于2018-12-27 14:36:58

1 2.6k
请问ZYNQ移植linux后，需要自己写驱动程序吗？
Xilinx FPGA

podaxwenh 发布于2018年12月27日
lcj64 回复于2018-12-27 14:17:01

3 2.3k
请问vivado HLS生成的IPcore能否移植到altera的芯片上？
Xilinx FPGA

yesji 发布于2018年12月24日
yesji 回复于2018-12-24 15:29:08

2 2.4k
各位大神，这个board里搜不到zynq，怎么办？
Xilinx FPGA

反恐精英发布于2018年12月24日
反恐精英回复于2018-12-24 15:22:47

2 2.6k
请问有在fpga上面跑神经网络加速的么？比如说NVDLA
Xilinx FPGA

agao5567 发布于2018年12月24日
agao5567 回复于2018-12-24 15:11:16

4 2.3k
这两幅图，一个引脚是导出来的，一个引脚是没导出来的，导出来的是怎么操作的？
Xilinx FPGA

yinfei103 发布于2018年12月24日
yinfei103 回复于2018-12-24 15:02:29

6 2.3k
想问问大家，在使用ZYNQ双核的CPU1的时候，添加-DUSE_AMP = 1后，再写上自己的代码...
Xilinx FPGA

小林发布于2018年12月21日

0 3.1k
请问有人知道为什么我示波器存储深度到140M但我U盘读出来什么只有1k左右啊？
Xilinx FPGA

beegeen 发布于2018年12月21日

0 2.2k
请问一下fpga能处理浮点运算么？
Xilinx FPGA

xiwenxian 发布于2018年12月21日
沙儿菲菲回复于2018-12-21 16:28:39

5 3.3k
社区有人用过qsf28不？和qsfp是不是兼容的
Xilinx FPGA

ww0705 发布于2018年12月21日

0 2.3k
各位，我现在使用block ram进行缓存数据。比如我输入的数据位宽是24bit，depth=192...
Xilinx FPGA

zgdhappy 发布于2018年12月21日
srici_yb 回复于2018-12-21 16:18:28

2 3k
请问有大佬搭建过zed的HDMI参考设计吗？创建SDK工程时候遇到些问题想请教一下
Xilinx FPGA

天天压马路发布于2018年12月20日

0 2.2k
各位大佬，ZCU102,BIT测试，在MIG PL DDR4的时候，PS_ERR_OUT LED变红色，你们有没...
Xilinx FPGA

ownpy 发布于2018年12月20日

0 3.3k
大家好，请问如何在uboot修改启动为SD1，默认为SD0，zynq7020 。谢谢，真的很着急
Xilinx FPGA

zhcomk 发布于2018年12月20日
zzzzzx 回复于2018-12-20 17:16:06

7 3.4k
各位，我现在要把比较大的数据存储到DDR，再读出来。但是现在不能全存进去再读出，...
Xilinx FPGA

salem83 发布于2018年12月20日

0 2.3k
请教：clock ip核相位和占空比设置后，波形没变化，是什么原因？设置无效啊
Xilinx FPGA

qyp1647 发布于2018年12月20日

0 2.1k
谁有玩过zedboard不采用外部的DDR 3来引导和运行Arm吗？
Xilinx FPGA

yyyxxx0088 发布于2018年12月20日
yyyxxx0088 回复于2018-12-20 17:03:12

2 2.4k
怎么往自己的一个ip上加入一个接口，如图，步骤是什么？
Xilinx FPGA

banxianyue 发布于2018年12月20日
banxianyue 回复于2018-12-20 16:59:35

4 3.1k
如何实现单片以太网微控制器?
Xilinx FPGA

jgbl 发布于2018年12月19日
zxslhyzrf 回复于2018-12-19 10:11:31

1 2.4k

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