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虽万人吾往矣  发布于  2023-02-02 08:58:42
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Basys3 时钟上升沿很长，是什么原因？求大神指点！！！

FPGA
 

大家好，我在用 Basys3 做一个简单的电路时，发现一个问题。
程序代码：
module Pmod_Top(
input clk,
output clkout
); 

  1. assign clkout = clk;

endmodule

约束文件：

Clock signal

set_property PACKAGE_PIN W5 [get_ports clk]
set_property IOSTANDARD LVCMOS33 [get_ports clk]

Pmod Header JA

Sch name = JA1

set_property PACKAGE_PIN J1 [get_ports clkout]
set_property IOSTANDARD LVCMOS33 [get_ports clkout]

问题：
用示波器查看 JA1 口，发现上升沿和下降沿时间都太长了，导致波形严重失真。
有没有人知道为什么呢？在此感谢大家。

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该用户已注销 2023-02-13 09:41:12
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这个很容易，你肯定在JA1口加大电容了，或者长走线，再或者探头问题，你可以看下，即使板子断电，电压也不会马上下来。

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