虽万人吾往矣
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虽万人吾往矣  发布于  2023-01-29 08:59:34
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当接收的数据没有标志位的时候，如何让计数器和数对齐？

FPGA
 
verilog
 

问题来源于2个模块之间需要传递数据，模块A负责每个时钟产生5bit并行数据，模块B（工作时钟是A的5倍）负责将接收的该数据以模块A的时钟频率的5倍串行发送出去，我的想法是用一个模5的加一计数器，作为发送数据的节拍，比如：计数0的时候发送数据的0位，计数1的时候发送数据的1位……计数4的时候发送数据的4位。
但是问题是，作为模块B，我其实不知道A的数据什么时候发来，如果我把计数器的计数值作为约束条件，有可能和数据之间是错位的，就会导致我发送的bit是不对的。
有什么好的解决方法吗？

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