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zxslhyzrf  发布于  2019-01-23 13:27:17
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在做双口ram的仿真时，为什么在读信号有效值，会出现如下图所示现象？期望的是没有...

Xilinx
 
FPGA
 
在做双口ram的仿真时，为什么在读信号有效值，会出现如下图所示现象？期望的是没有3和4的出现才对呀。谢谢
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qinyi

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qinyi 2019-01-23 13:29:16
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逻辑最好上升沿触发的都是  dsp_rd_n为低直接输出地址上的数据吧
k0000000k

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k0000000k 2019-01-23 13:32:11
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ram的输出是正常的么
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