chenbin
chenbin

chenbin

0个粉丝

42

问答

0

专栏

1

资料

chenbin  发布于  2019-01-15 16:40:39
采纳率 0%
共42个问答
2212
  • 收藏
  • 点赞
  • 分享
  • 举报

在verilog修改内部slv_reg的值，但是在sdk中读不出来是怎么回事？

Xilinx
 
FPGA
 
各位大佬，请问在新建axi的ip时，在verilog修改内部slv_reg的值，但是在sdk中读不出来 ，而且内部用axi_clk做分频点流水灯也不好使。看上去就是好像没有axi_clk或者寄存器映射错误 ，请问各位前辈遇到过类似问题吗？？使用xc7z020clg400-1，vivado版本1016.1，感谢各位前辈
我来回答
回答0个
时间排序
认可量排序
易百纳技术社区暂无数据
添加附件 添加网盘链接
或将文件直接拖到这里
悬赏：
E币
网盘
* 网盘链接：
* 提取码：
悬赏：
E币

Markdown 语法

  • 加粗**内容**
  • 斜体*内容*
  • 删除线~~内容~~
  • 引用> 引用内容
  • 代码`代码`
  • 代码块```编程语言↵代码```
  • 链接[链接标题](url)
  • 无序列表- 内容
  • 有序列表1. 内容
  • 缩进内容
  • 图片![alt](url)
+ 添加网盘链接/附件

Markdown 语法

  • 加粗**内容**
  • 斜体*内容*
  • 删除线~~内容~~
  • 引用> 引用内容
  • 代码`代码`
  • 代码块```编程语言↵代码```
  • 链接[链接标题](url)
  • 无序列表- 内容
  • 有序列表1. 内容
  • 缩进内容
  • 图片![alt](url)
相关问答
无更多相似问答 去提问
易百纳技术社区
点击登录
-- 积分
-- E币
提问
—
收益
—
被采纳
—
我要提问
社区问答
悬赏问答
举报反馈

举报类型

  • 内容涉黄/赌/毒
  • 内容侵权/抄袭
  • 政治相关
  • 涉嫌广告
  • 侮辱谩骂
  • 其他

详细说明

提醒
你的问题还没有最佳答案，是否结题，结题后将扣除20%的悬赏金
取消
确认
提醒
你的问题还没有最佳答案，是否结题，结题后将根据回答情况扣除相应悬赏金（1回答=1E币）
取消
确认
易百纳技术社区