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stander7  发布于  2019-01-11 14:51:35
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有谁在VERILOG当中用for,while语句吗？

Xilinx
 
FPGA
 
各位大佬，请问你们在VERILOG当中用for,while语句吗？
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Jako

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Jako 2019-01-11 14:52:13
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要看什么情况啊。我记得这些都是不可综合的
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stander7 2019-01-11 14:52:59
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=121175&ptid=56845]Jako 发表于 2019-1-11 14:52[/url]
要看什么情况啊。我记得这些都是不可综合的[/quote]

教科书上都有
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