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qyp1647  发布于  2018-12-27 14:44:31
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我下载的代码是VHDL和Verilog 混合的，请问可以在一个工程下编译么？

Xilinx
 
FPGA
 


大佬们，我下载的那个代码是VHDL和Verilog 混合的，可以在一个工程下编译么，我只把其中的Verilog文件添加到了一个工程下进行编译，然后有19个错误，我是不是应该把那些VHDL 文件也添加到一起进行编译呢？

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ns001x 2018-12-27 14:45:03
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vhdl是可以和verilog一起用的
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