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RCMG  发布于  2018-12-04 17:39:32
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各位大佬，vivado综合了好久，一直在综合，这怎么解决呀？

Xilinx
 
FPGA
 
各位大佬，vivado综合了好久，一直在综合，这怎么解决呀？
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9384 2018-12-04 17:39:56
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大项目综合几个小时很正常…
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RCMG 2018-12-04 17:40:50
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114128&ptid=54170]9384 发表于 2018-12-4 17:39[/url]
大项目综合几个小时很正常…[/quote]

是可能有bug吗？我的是小项目
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9384 2018-12-04 17:41:23
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114129&ptid=54170]RCMG 发表于 2018-12-4 17:40[/url]
是可能有bug吗？我的是小项目[/quote]

如果不是电脑配置问题可能是设计有缺陷…
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9384 2018-12-04 17:41:58
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114129&ptid=54170]RCMG 发表于 2018-12-4 17:40[/url]
是可能有bug吗？我的是小项目[/quote]

我以前因为约束了一个没有目标时钟的分频generate clock，一直在布线，我还以为电脑慢… 检查了才发现
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RCMG 2018-12-04 17:42:37
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114131&ptid=54170]9384 发表于 2018-12-4 17:41[/url]
我以前因为约束了一个没有目标时钟的分频generate clock，一直在布线，我还以为电脑慢… 检查了才发现[/quote]

恩恩，比如哪方面的缺陷，会导致这个呢？
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9384 2018-12-04 17:43:12
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114132&ptid=54170]RCMG 发表于 2018-12-4 17:42[/url]
恩恩，比如哪方面的缺陷，会导致这个呢？[/quote]

这问题太多了，具体问题具体分析
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RCMG 2018-12-04 17:43:49
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114133&ptid=54170]9384 发表于 2018-12-4 17:43[/url]
这问题太多了，具体问题具体分析[/quote]

那这个分析起来好麻烦呀。
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9384 2018-12-04 17:45:15
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114134&ptid=54170]RCMG 发表于 2018-12-4 17:43[/url]
那这个分析起来好麻烦呀。[/quote]

仔细看elaborayed，DRC分析给出的警告。如果是设计有缺陷，一般警告都会有提示。我猜可能是形成了某种死循环的逻辑，导致一直综合。我只遇到过一直布线的情况。这个猜想建立在不是电脑配置问题的前提下。
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RCMG 2018-12-04 17:45:52
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[quote][url=forum.php?mod=redirect&goto=findpost&pid=114135&ptid=54170]9384 发表于 2018-12-4 17:45[/url]
仔细看elaborayed，DRC分析给出的警告。如果是设计有缺陷，一般警告都会有提示。我猜可能是形成了某种死 ...[/quote]

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