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zxj123  发布于  2012-12-24 14:40:40
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FPGA 每次上电时，要从PROM 中读取配置信息，那么一定需要时钟，该时钟是从哪里来的呢

ST
 
问：FPGA 每次上电时，要从PROM 中读取配置信息，那么一定需要时钟，该时钟是从哪里来的呢？
FPGA 是否存在一个时钟振荡器来提供这一时钟？
答：master 的FPGA 的cclk 脚在上电的时候会自动产生配置时钟，这个时钟应该是内部rc 电路产生的( 个
人猜测)，如果是由外部晶振产生的话，那没有晶体的系统( 比如差分接受数据) 不就用不了FPGA 了？
数据手册中有写： Master Slave 主串 方式下 FPGA 自己产生时钟。不需要外接RC。
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