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ADC 的采样速率为250MHz, FPGA 实现算法:
问:ADC 的采样速率为250MHz, 希望用FPGA 实现如下算法:
Pi=arctan[(Si+1+Si)/(Si+1-Si)],Si 和Si+1 为相邻的两个采样点.
计算得到N 个Pi 的值后再累加.
请问如果需要的数据点数为100 点, 可以在1uS 内算出来吗? 如果可以, 用哪个片子比较合适呢? 采用
什么样的设计比较合适呢? 请高手指点.
答:1,如果是ADC,Si 和Si+1 为相邻的两个采样点. 数字信号只能取“0”或“1”,有4 种可能的情况,
可以用用查表法。
2,是不是要处理模拟信号,应该不是1 中所描绘的那样。关注多少位的ADC 啊,可以用IPcore
中的cordic 模块,直接求。另外对于这个速度来说,可以选择VII 以上的芯片,速度可以用-7 或更高的,
只是建议:
1、赛灵思的IPcore 中的cordic 模块可以处理三角函数,开根号等,另外有专门的除法模块可以使用,
先算除法,然后用cordic 就可以了。
2、对于250M 的速度,个人觉得- 7 的速度可以了,当然,V4 中有更高速度等级的。如果你的后续
处理要有FIR 之类的操作,V4 中有号称可以处理400M 速率的FIR 滤波器。不过布线的时候要很注意,
接口设计可能有些困难。
Pi=arctan[(Si+1+Si)/(Si+1-Si)],Si 和Si+1 为相邻的两个采样点.
计算得到N 个Pi 的值后再累加.
请问如果需要的数据点数为100 点, 可以在1uS 内算出来吗? 如果可以, 用哪个片子比较合适呢? 采用
什么样的设计比较合适呢? 请高手指点.
答:1,如果是ADC,Si 和Si+1 为相邻的两个采样点. 数字信号只能取“0”或“1”,有4 种可能的情况,
可以用用查表法。
2,是不是要处理模拟信号,应该不是1 中所描绘的那样。关注多少位的ADC 啊,可以用IPcore
中的cordic 模块,直接求。另外对于这个速度来说,可以选择VII 以上的芯片,速度可以用-7 或更高的,
只是建议:
1、赛灵思的IPcore 中的cordic 模块可以处理三角函数,开根号等,另外有专门的除法模块可以使用,
先算除法,然后用cordic 就可以了。
2、对于250M 的速度,个人觉得- 7 的速度可以了,当然,V4 中有更高速度等级的。如果你的后续
处理要有FIR 之类的操作,V4 中有号称可以处理400M 速率的FIR 滤波器。不过布线的时候要很注意,
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